博士，计算机科学与工程系，香港中文大学，香港

硕士，计算机科学与技术系，清华大学，北京

学士，软件工程专业，哈尔滨工业大学，哈尔滨

人工智能、AI嵌入式、CAD算法

本科专业课：《计算机视觉》，《计算机体系结构》，《SoC设计与实现》，《微电子电路》，《嵌入式处理器》等。

欢迎对计算机算法“硬核”知识感兴趣的本科、硕士、博士同学加入我们实验室，一起研究、共同进步！

本研究组毕业生内推：华为海思，华为诺亚，Xilinx（赛灵思），Synopsys, Cadance，飞腾（长沙）等。

优秀毕业：

1.汪一沛（湖南省优秀毕业论文），就业国家电网

2.张聪懿（湖南大学优秀毕业生、湖南大学优秀毕业论文），保研中科院

目前研究生就业主要包括：华为、华大九天、概伦电子、国家电网等头部大厂和国企等；本科保研去向主要包括：清华、中科院、复旦、南京大学、中山大学等。

学生竞赛获奖：

1. 2019年，全国EDA精英挑战赛，一等奖（华大九天），傅智勇，李琼，2w

2. 2020年，全国EDA精英挑战赛，三等奖（思尔芯），蒋政涛，3k

3. 2021年，全国EDA精英挑战赛，二等奖（思尔芯），赵仁俊，肖鹏（本），1w；二等奖（安路），范峻铨（本），1w

4. 2021年，全国大学生集成电路创新创业大赛，三等奖，肖鹏（本），王涛（本）

5. 2022年，全国EDA精英挑战赛，二等奖+企业特别奖（行芯），王宇珊，申江涵（本），赵仁俊，1w + 6k

6. 2023年，全国EDA精英挑战赛，二等奖（广立微），张聪懿（本），1w；三等奖（行芯），冯雨祥（本），王宇珊；三等奖（华大九天），符永睿，赵仁俊，3k；三等奖（概伦），李彦辰，杨晨静，孙晨翔（本），3k

7. 2024年，中国研究生创“芯”大赛·EDA精英挑战赛，二等奖+企业特别奖，陈蒙恩，沈彤，李彦辰，8k；二等奖+企业特别奖，杨晨静，8k；学术进步奖，王宇珊，1k；学术进步奖，张聪懿（本），1k

欢迎对算法编程感兴趣的本科生、研究生加入我们，赢取丰厚奖金！

Yushan Wang, Xu He*, Renjun Zhao, Yao Wang, Chang Liu, Yang Guo, SI-Aware Wire Timing Prediction at Pre-Routing Stage with Multi-Corner Consideration, Asia and South Pacific Design Automation Conference (ASP-DAC), 2025. (Accept, CCF C)

Congyi Zhang（本）, Xu He*, Hao Sang, Hengzhou Yuan, Dawei Liu, Yang Guo, A general and accurate pattern search method for various scenarios, Integration, the VLSI Journal, 2024. (Accept, CCF C)

[1] Chao Xiao#, Xu He, Zhijie Yang, Xun Xiao, Yao Wang, Rui Gong, Junbo Tie, Lei Wang*, Weixia Xu, Hierarchical Mapping of Large-Scale Spiking Convolutional Neural Networks Onto Resource-Constrained Neuromorphic Processor, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), 2023, SCI (CCF A)

[2] 贺旭#，王耀，傅智勇，李暾，屈婉霞*，万海，张吉良，敏捷设计中基于机器学习的静态时序分析方法综述，计算机辅助设计与图形学报 (JCAD)，2022 (CCF A)

[3]Xu He^#*, Zhiyong Fu, Yao Wang, Chang Liu, Yang Guo. Accurate Timing Prediction at Placement Stage with Look-Ahead RC Network, Proc. ACM Design Automation Conference (DAC), 2022, EI (CCF A)

[4] Xu He^#, Tao Huang, Linfu Xiao, Haitong Tian, and Evangeline F.Y. Young*. Ripple: A Robust and Effective Routability-Driven Placer, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), 32(10), pp1546-1556, 2013, SCI (CCF A)

[5] 李暾^#，贺旭，屈晚霞^*，万海，微处理器敏捷设计方法综述，计算机辅助设计与图形学报 (JCAD)，2020 (CCF A)

[6] Xu He^#, Tao Huang, Wing-Kai Chow, Jian Kuang, Ka-Chun Lam, Wenzan Cai and Evangeline F.Y. Young^*. Ripple 2.0: High Quality Routability-Driven Placement via Global Router Integration, Proc. ACM Design Automation Conference (DAC), pp 152, 2013, EI (CCF A)

[7]Xu He^#*, Yao Wang, Zhiyong Fu, Yipei Wang, Yang Guo, A General Layout Pattern Clustering Using Geometric Matching Based Clip Relocation and Lower-Bound Aided Optimization, ACM Transactions on Design Automation of Electronic Systems (TODAES), v28(6), 2023, SCI (CCF B)

[8] Xu He^#*,  Yao Wang, Chang Liu, Qiang Wu, Juan Luo, Yang Guo, A Soft-Error Mitigation Approach Using pulse Quenching Enhancement at Detailed Placement for Combinational Circuits, ACM Transactions on Design Automation of Electronic Systems (TODAES), v28(4), 2023, SCI (CCF B)

[9] Xu He^#*, Yipei Wang, Zhiyong Fu, Yao Wang, Yang Guo. Maximum Clique Based Method for Optimal Solution of Pattern Classification, ICCD, 2020, EI (CCF B)

[10] Xu He^#*, Yu Deng, Shizhe Zhou, Rui Li, Yao Wang, Yang Guo. Lithography Hotspot Detection with FFT-based Feature Extraction and Imbalanced Learning Rate, ACM Transactions on Design Automation of Electronic Systems (TODAES), 2019, SCI (CCF B)

[11] Xu He^#*, Yao Wang, Yang Guo. “Ripple 2.0: Improved Movement of Cells in Routability-Driven Placement”, ACM Transactions on Design Automation of Electronic Systems (TODAES), 22(1), 2016, SCI (CCF B)

[12] Xu He#, Tao Huang, Linfu Xiao, Haitong Tian, Guxin Cui, Evangeline F.Y. Young*. Ripple: An Effective Routability-Driven Placer by Iterative Cell Movement, Proc. ACM/IEEE International Conference on Computer-Aided Design (ICCAD), USA. pp. 74-79, 2011, EI (CCF B)

[13] Chang Liu^#, Long Zhang, Xu He, Yang Guo^*. Analysis of SET Reconvergence and Hardening in the Combinational Circuit Using a SAT-Based Method, IEEE ACCESS, 2018, v6, pp48740-48746, SCI (JCR二区)

[14] Chang Liu^#, Xu He, Bin Liang, Yang Guo^*. Detailed Placement for Pulse Quenching Enhancement in Anti-Radiation Combinational Circuit Design, Integration, the VLSI journal, 2018, v62, 182-189, SCI (CCF C)

[15] Xu He^#, Sheqin Dong^*, Yuchun Ma. Signal Through-the-Silicon Via Planning and Pin Assignment for Thermal and Wire Length Optimization in 3D ICs. Integration, the VLSI Journal, 43(4), pp342-352, 2010, SCI (CCF C)

[16] Xu He^#*, Yao Wang, Yang Guo, Sorin Cotofana. A Mixed-Size Monolithic 3D Placer with 2D Layout Inheritance, ACM Great Lakes Symposium on VLSI (GLVLSI), 2017, EI (CCF C)

[17] Wing-Kai Chow^#, Jian Kuang, Xu He, Wenzan Cai and Evangeline F.Y. Young^*. Cell Density-driven Detailed Placement with Displacement Constraint, International Symposium on Physical Design (ISPD), Petaluma, USA, 2014, EI (CCF C)

[18] Xu He^#, Wing-Kai Chow and Evangeline F.Y. Young^*. SRP: Simultaneous Routing and Placement for Congestion Refinement, Proc. ACM International Symposium on Physical Design (ISPD), USA. pp. 108-113, 2013, EI (CCF C)

[19] Yande Jiang^#, Xu He, Chang Liu, Yang Guo^*. An Effective Analytical 3D Placer in Monolithic 3D IC Designs, The 11th IEEE International Conference on ASIC, Sichuan, 2015, EI

[20] Xu He^#, Sheqin Dong^*, Yuchun Ma, Xianlong Hong. Simultaneous Buffer and Interlayer Via Planning for 3D Floorplanning, Proc. Of IEEE International Symposium on Quality Electronic Design (ISQED), USA. pp. 740-745, 2009, EI

[21] Xu He^#, Sheqin Dong^*, Xianlong Hong, Satoshi Goto. Integrated Interlayer Via Planning and Pin Assignment for 3D ICs, Proc. Of ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), USA. pp. 99-104, 2009, EI

[22] Xu He^#, Sheqin Dong^*. Pin Assignment for Wire Length Minimization after Floorplanning Phase, Proc. of IEEE International Conference on ASIC (ASICON), China. pp. 1294-1297, 2009, EI

[23] 刘畅^#，贺旭，梁斌，郭阳^*，增强组合电路脉冲窄化效应的软错误率优化布局方法，计算机辅助设计与图形学学报(JCAD)，2018. (CCF A)

[24]  蒋艳德^#，刘畅，贺旭，郭阳^*，面向标准单元三维布局的密度驱动划分方法，计算机辅助设计与图形学学报(JCAD)，(11)：2021~2026，2016.(CCF A)

[25]  刘畅^#，郭泽晖，贺旭，郭阳^*，时序驱动的详细布局方法，国防科大学报，2018, EI

专利

邓宇（飞腾公司），贺旭，彭书涛（飞腾公司）一种时序分析方法及相关装置，中国，申请号：202411087230.6.

[1] 邓宇（飞腾公司），贺旭，创建候选剪辑区域的方法、装置、电子设备及存储介质，中国，已授权，专利号：ZL 2023 1 1181981.X.

[2] 贺旭，刘畅，李暾，屈婉霞，吴强，张吉良，考虑脉冲窄化的软错误布局优化方法，中国，授权号：ZL 2023 1 0208293.1. 

[3]  贺旭，傅智勇, 物理设计布局阶段的时序预测方法，中国，授权号：ZL 2022 1 0088465.1.

[4]  贺旭，李琼，蒋政涛，傅智勇, 基于LightGBM的网表级的线时延预测方法，中国，申请号：202110886657.2. 已授权

[5]  贺旭，傅智勇, 一种获取电路连线拓扑信息的方法，中国，授权号：ZL 2020 1 0269856.4.

[6]  贺旭，汪一沛, 一种版图热点聚类方法，中国，授权号：ZL 2020 1 0270524.8.

[7]  贺旭，邓宇，一种基于FFT特征提取的热点检测方法，中国，申请号：201811217831.9.

主持科研项目：

1.国家自然科学基金，重大研究计划培育项目，“考虑多目标的芯粒自动化布局布线与协同优化方法研究”，主持，在研

2.国家自然科学基金，联合基金重点项目，“微处理器敏捷设计方法关键技术研究”子课题负责，已结题

3.国家自然科学基金，面上项目，“单粒子多瞬态优化的抗辐照布局算法研究”主持，已结题

4.CCF-飞腾基金项目,“基于机器学习的MMMC静态时序分析方法”，主持，已结题

5.外协项目，“机器学习辅助辐照分析原型工具研制技术方案”，主持，已结题

6.国家自然科学基金，青年基金，“结合布线器的三维布局算法”主持，已结题

7.博士后基金“面向互连的三维芯片布局算法”主持，已结题

社会活动：

1.2019-至今，全国EDA精英挑战赛，专家组，2021年，2024年赛题Chair，及2021年赛题评委组组长（Synopsys）

2.2019（首届）-至今，CCF集成电路设计专委会，执行专委

3.2021-至今，CCF容错专委会，执行专委

4.2021年-至今，《EDA技术白皮书》第一版-第二版，参与撰写

5.2024年，EDA²标准突出贡献奖

6.2024年，中国研究生创“芯”大赛·EDA精英挑战赛执行委员会，委员